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    • 专利摘要:
    一種適於應用於積體電路的電容結構，其包括：金屬氧化半導體電容，具有第一端點與第二端點；以及兩相異結構的金屬電容，形成在金屬氧化半導體電容上，且各別耦接於第一端點與第二端點之間。所提的電容結構之電容值可以在侷限的晶片面積下達到設計值，且又具有流通較大電流量的特性。
    公开号:TW201312762A
    申请号:TW100132139
    申请日:2011-09-06
    公开日:2013-03-16
    发明作者:Tien-Lung Chen
    申请人:Phison Electronics Corp；
    IPC主号:H01L29-00
    专利说明:
    適於應用於積體電路的電容結構
    本發明是有關於一種半導體結構，且特別是有關於一種適於應用於積體電路的電容結構。
    隨著半導體元件集積度(integration)的增加，元件的尺寸逐漸縮小，相對地使作為電容器的空間越來越小(其係因電容極板(plate)可使用的晶片面積被迫縮減)，也因此降低了電容器的電容值。而在進入深次微米(deep sub-micron)的製程後，電容器之電容值降低的問題即更加地嚴重。
    有鑒於此，本發明提出一種適於應用於積體電路的電容結構，其電容值可以在侷限的晶片面積下達到設計值，且又較傳統之叉合金屬電容具有流通較大電流量的特性。
    本發明之一實施例提供一種適於應用於積體電路的電容結構，其包括：金屬氧化半導體(MOS)電容，具有第一端點與第二端點；以及兩相異結構的金屬電容，形成在金屬氧化半導體電容上，且各別耦接於第一端點與第二端點之間。
    於本發明的一實施例中，所述兩相異結構的金屬電容包括第一金屬電容與第二金屬電容，且第一金屬電容可以為一多層平板金屬電容，而第二金屬電容可以為一多層叉合(interdigitated)金屬電容。
    於此，本發明所提的電容結構主要是在金屬氧化半導體電容上製作一多層平板金屬電容與一多層叉合金屬電容。如此一來，基於多層平板金屬電容之截面積(cross-section area)較大的緣故，故在相同可使用之晶片面積的條件下，所提之電容結構相較於只具有叉合金屬電容的電容結構而言，具有流通較大電流量的特性。另外，基於多層叉合金屬電容之周長(circumference)較長的緣故，故在相同可使用之晶片面積的條件下，所提之電容結構的電容值相較於只具有平板金屬電容的電容結構而言，可以在侷限的晶片面積下達到設計值。
    應瞭解的是，上述一般描述及以下具體實施方式僅為例示性及闡釋性的，其並不能限制本發明所欲主張之範圍。
    現將詳細參考本發明之示範性實施例，在附圖中說明所述示範性實施例之實例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件代表相同或類似部分。
    圖1繪示為本發明一實施例之適於應用於積體電路(integrated circuit)的電容結構10等效電路圖。請參照圖1，電容結構10包括金屬氧化半導體電容(metal-oxide semiconductor(MOS)capacitor)CM以及兩相異結構的金屬電容(metal capacitor)CP與CI。其中，金屬氧化半導體電容CM具有第一端點T1與第二端點T2，且第一端點T1可耦接至一第一電壓，例如是系統電壓(system voltage)VDD或正電源電壓(Positive supply voltage)，而第二端點T2則可耦接至一第二電壓，例如是接地電壓(ground)VSS或負電源電壓(Negative supply voltage)，亦即第一端點T1所耦接之電壓電位高於第二端點T2所耦接之電壓電位。從圖1可清楚地看出，金屬氧化半導體電容CM係利用P型金屬氧化半導體電晶體(P-type MOS transistor)來實施。
    另外，在電容結構10的製作過程中，兩相異結構的金屬電容CP與CI係形成在金屬氧化半導體電容CM上，且各別耦接於第一端點T1與第二端點T2之間。換言之，兩相異結構的金屬電容CP與CI係製作在金屬氧化半導體電容CM上。於本實施例中，兩相異結構的金屬電容CP與CI分別為第一金屬電容CP與第二金屬電容CI，且第一金屬電容CP可以為一多層平板金屬電容(multi-level plate metal capacitor，以下改稱金屬電容CP為平板金屬電容CP)，而第二金屬電容CI可以為一多層叉合金屬電容(multi-level interdigitated metal capacitor，以下改稱金屬電容CI為叉合金屬電容CP)。
    於此值得一提的是，所謂的『多層平板金屬電容』乃是由多層平板金屬電極(multi-level plate metal electrode)垂直堆疊而成，且層與層之間都具有絕緣層(isolation)。如圖2A與圖2B所示，兩層平板金屬電極PM1與PM2係垂直堆疊在一起，且其間具有絕緣層(例如某種介電材料)IL。如此一來，即可形成平板金屬電容。
    另外，所謂的『多層叉合金屬電容』乃是由多層叉合金屬電極(multi-level interdigitated metal electrode)垂直堆疊而成，且層與層之間也都具有絕緣層(例如某種介電材料)，而每一層叉合金屬電極由兩梳狀結構金屬電極彼此叉合而構成。如圖3A與圖3B所示，兩層叉合金屬電極IM1與IM2係垂直堆疊在一起，且其間具有絕緣層IL，而每一層叉合金屬電極IM1與IM2由兩梳狀(comb-like)結構金屬電極CB1與CB2彼此叉合而構成。如此一來，即可形成叉合金屬電容。
    基此，為更加清楚地解釋本實施例，假設平板金屬電容CP係由兩層平板金屬電極所構成，而叉合金屬電容CI亦由兩層叉合金屬電極所構成的話(但並不限制於此)，則圖4A繪示為電容結構10中平板金屬電容CP之第一層平板金屬電極與叉合金屬電容CI之第一層叉合金屬電極的佈局(layout)示意圖；圖4B繪示為電容結構10中平板金屬電容CP之第二層平板金屬電極與叉合金屬電容CI之第二層叉合金屬電極的佈局示意圖；而圖4C繪示為電容結構10整體的佈局示意圖。
    請合併參照圖4A~4C，圖4A~圖4C中的左半邊佈局區域對應到平板金屬電容CP，而圖4A~圖4C中的右半邊佈局區域對應到叉合金屬電容CI。另外，圖5繪示為沿圖4C之剖線I-I’的剖面圖。請再參照圖5，於本實施例中，由於金屬氧化半導體電容CM係利用P型金屬氧化半導體電晶體PT來實施，故而P型金屬氧化半導體電晶體PT包括N型井(N-well)NW、兩P型摻雜區(doped area)PD1與PD2、至少一N型摻雜區ND、多晶矽(poly-silicon)層POS，以及絕緣層IL1。
    P型摻雜區PD1配置在N型井NW內，並耦接第一端點T1(VDD)，以作為P型金屬氧化半導體電晶體PT的汲極(drain)。P型摻雜區PD2配置在N型井NW內，並耦接第一端點T1(VDD)，以作為P型金屬氧化半導體電晶體PT的源極(source)。N型摻雜區ND配置在N型井NW內，並耦接第一端點T1(VDD)，以作為P型金屬氧化半導體電晶體PT的基極(body)。多晶矽層POS配置在N型井NW上，並耦接第二端點T2(VSS)，以作為P型金屬氧化半導體電晶體PT的閘極(gate)。絕緣層IL1配置於N型井NW與多晶矽層POS之間。
    另外，平板金屬電容CP包括第一層平板金屬電極PM1、第二層平板金屬電極PM2，以及絕緣層IL2。第一層平板金屬電極PM1配置在多晶矽層POS上，並耦接第一端點T1(VDD)。第二層平板金屬電極PM2(垂直)配置在第一層平板金屬PM1上，並耦接第二端點T2(VSS)。絕緣層IL2配置於第一層平板金屬電極PM1與第二層平板金屬電極PM2之間。
    再者，叉合金屬電容CI包括第一層叉合金屬電極IM1、第二層叉合金屬電極IM2，以及絕緣層IL3。第一層叉合金屬電極IM1與第一層平板金屬電極PM1位於同一層金屬層，且配置在多晶矽層POS上，並耦接第一端點T1(VDD)。第二層叉合金屬電極IM2與第二層平板金屬電極PM2位於同一層金屬層，且(垂直)配置在第一層叉合金屬電極IM1上，並耦接第二端點T2(VSS)。絕緣層IL3配置於第一層叉合金屬電極IM1與第二層叉合金屬電極IM2之間。
    由此可知，兩相異結構的平板金屬電容CP與叉合金屬電容CI係製作/形成在金屬氧化半導體電容CM上。如此一來，基於多層平板金屬電容之截面積較大的緣故，故在相同可使用之晶片面積的條件下，電容結構10相較於只具有叉合金屬電容的電容結構而言，具有流通較大電流量的特性。另外，基於多層叉合金屬電容之周長較長的緣故，故在相同可使用之晶片面積的條件下，電容結構10的電容值相較於只具有平板金屬電容的電容結構而言，可以在侷限的晶片面積下達到設計值。
    另一方面，圖6繪示為圖1之電容結構10的變型實施例。請合併參照圖1與圖6，圖6所示的電容結構10’同樣包括金屬氧化半導體電容CM’以及兩相異結構的金屬電容CP’與CI’。但是，從圖6可以清楚地看出看出，金屬氧化半導體電容CM’係利用N型金屬氧化半導體電晶體(N-type MOS transistor)來實施。相似地，在電容結構10’的製作過程中，兩相異結構的金屬電容CP’與CI’係製作/形成在金屬氧化半導體電容CM’上，且兩相異結構的金屬電容CP’與CI’可以分別為一多層平板金屬電容與一多層叉合金屬電容。
    基此，對應於圖6所示的電容結構10’，圖7繪示為圖6之電容結構10’的結構示意圖。請合併參照圖6與圖7，於本實施例中，由於金屬氧化半導體電容CM’係利用N型金屬氧化半導體電晶體NT來實施，故而N型金屬氧化半導體電晶體NT包括P型基板(P-type substrate)P-sub、兩N型摻雜區NDI與ND2、至少一P型摻雜區PD、多晶矽層POS，以及絕緣層IL1。
    N型摻雜區ND1配置在P型基板P-sub內，並耦接第二端點T2(VSS)，以作為N型金屬氧化半導體電晶體NT的汲極。N型摻雜區ND2配置在P型基板P-sub內，並耦接第二端點T2(VSS)，以作為N型金屬氧化半導體電晶體NT的源極。P型摻雜區PD配置在P型基板P-sub內，並耦接第二端點T2(VSS)，以作為N型金屬氧化半導體電晶體NT的基極。多晶矽層POS配置在P型基板P-sub上，並耦接第一端點T1(VDD)，以作為N型金屬氧化半導體電晶體NT的閘極。絕緣層IL1配置於P型基板P-sub與多晶矽層POS之間。
    另外，平板金屬電容CP’包括第一層平板金屬電極PM1、第二層平板金屬電極PM2，以及絕緣層IL2。第一層平板金屬電極PM1配置在多晶矽層POS上，並耦接第二端點T2(VSS)。第二層平板金屬電極PM2(垂直)配置在第一層平板金屬電極PM1上，並耦接第一端點T1(VDD)。絕緣層IL2配置於第一層平板金屬電極PM1與第二層平板金屬電極PM2之間。
    再者，叉合金屬電容CI’包括第一層叉合金屬電極IM1、第二層叉合金屬電極IM2，以及絕緣層IL3。第一層叉合金屬電極IM1與第一層平板金屬電極PM1位於同一金屬層，且配置在多晶矽層POS上，並耦接第二端點T2(VSS)。第二層叉合金屬電極IM2與第二層平板金屬電極PM2位於同一金屬層，且(垂直)配置在第一層叉合金屬電極IM1上，並耦接第一端點T1(VDD)。絕緣層IL3配置於第一層叉合金屬電極IM1與第二層叉合金屬電極IM2之間。
    相似地，兩相異結構的平板金屬電容CP’與叉合金屬電容CI’係製作/形成在金屬氧化半導體電容CM’上。如此一來，基於多層平板金屬電容之截面積較大的緣故，故在相同可使用之晶片面積的條件下，電容結構10’相較於只具有叉合金屬電容的電容結構而言，具有流通較大電流量的特性。另外，基於多層叉合金屬電容之周長較長的緣故，故在相同可使用之晶片面積的條件下，電容結構10’的電容值相較於只具有平板金屬電容的電容結構而言，可以在侷限的晶片面積下達到設計值。
    當然，因應各種製程技術，上述實施例之平板金屬電容與叉合金屬電容的層數也可適應性地改變，一切端視實際設計需求而論。另外，平板金屬電容與叉合金屬電容在一侷限晶片面積下各別的佈局區域大小也可以視實際設計需求而論。因此，上述各實施例所舉例的情況並非用以來限制本發明。
    綜上所述，本發明所提的電容結構主要是在金屬氧化半導體電容上製作一多層平板金屬電容與一多層叉合金屬電容。如此一來，基於多層平板金屬電容之截面積較大的緣故，故在相同可使用之晶片面積的條件下，所提之電容結構相較於只具有叉合金屬電容的電容結構而言，具有流通較大電流量的特性。另外，基於多層叉合金屬電容之周長較長的緣故，故在相同可使用之晶片面積的條件下，所提之電容結構的電容值相較於只具有平板金屬電容的電容結構而言，可以在侷限的晶片面積下達到設計值。
    惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明權利要求及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。另外本發明的任一實施例或權利要求不須達成本發明所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之範圍。
    10、10’．．．適於積體電路的電容結構
    CM、CM’．．．金屬氧化半導體(MOS)電容
    CP、CP’．．．平板(plate)金屬電容
    CI、CI’．．．叉合(interdigitated)金屬電容
    NT．．．N型金屬氧化半導體電晶體
    PT．．．P型金屬氧化半導體電晶體
    T1．．．第一端點
    T2．．．第二端點
    VDD．．．系統電壓
    VSS．．．接地電位
    PM1、PM2．．．平板金屬電極
    IM1、IM2．．．叉合金屬電極
    CB1、CB2．．．梳狀結構金屬電極
    IL、IL1~IL3．．．絕緣層
    PD、PD1、PD2．．．P型摻雜區
    ND、NDI、ND2．．．N型摻雜區
    NW．．．N型井
    P-sub．．．P型基板
    POS．．．多晶矽層
    下面的所附圖式是本發明的說明書的一部分，繪示了本發明的示例實施例，所附圖式與說明書的描述一起說明本發明的原理。
    圖1繪示為本發明一實施例之適於積體電路的電容結構10等效電路圖。
    圖2A與圖2B分別繪示為平板金屬電容的示意圖。
    圖3A與圖3B分別繪示為叉合金屬電容的示意圖。
    圖4A繪示為電容結構10中平板金屬電容CP之第一層平板金屬電極與叉合金屬電容CI之第一層叉合金屬電極的佈局(layout)示意圖。
    圖4B繪示為電容結構10中平板金屬電容CP之第二層平板金屬電極與叉合金屬電容CI之第二層叉合金屬電極的佈局示意圖。
    圖4C繪示為電容結構10整體的佈局示意圖。
    圖5繪示為沿圖4C之剖線I-I’的剖面圖(即電容結構10的結構示意圖)。
    圖6繪示為圖1之電容結構10的變型實施例。
    圖7繪示為圖6之電容結構10’的結構示意圖。
    10．．．適於積體電路的電容結構
    PT．．．P型金屬氧化半導體電晶體
    VDD．．．系統電壓
    VSS．．．接地電位
    PM1、PM2．．．平板金屬電極
    IM1、IM2．．．叉合金屬電極
    IL1~IL3．．．絕緣層
    PD1、PD2．．．P型摻雜區
    ND．．．N型摻雜區
    NW．．．N型井
    POS．．．多晶矽層
    权利要求:
    Claims (11)
    [1] 一種電容結構，適於應用於一積體電路，該電容結構包括：一金屬氧化半導體電容，具有於一第一端點與一第二端點；以及兩相異結構的金屬電容，形成在該金屬氧化半導體電容上，且各別耦接於該第一端點與該第二端點之間。
    [2] 如申請專利範圍第1項所述之電容結構，其中該兩相異結構的金屬電容包括一第一金屬電容與一第二金屬電容，且該第一金屬電容為一多層平板金屬電容，而該第二金屬電容為一多層叉合金屬電容。
    [3] 如申請專利範圍第2項所述之電容結構，其中該金屬氧化半導體電容以一金屬氧化半導體電晶體來實施。
    [4] 如申請專利範圍第3項所述之電容結構，其中該金屬氧化半導體電晶體為一P型金屬氧化半導體電晶體，且該P型金屬氧化半導體電晶體包括：一N型井；一第一P型摻雜區，配置在該N型井內，並耦接該第一端點，以作為該P型金屬氧化半導體電晶體的汲極；一第二P型摻雜區，配置在該N型井內，並耦接該第一端點，以作為該P型金屬氧化半導體電晶體的源極；至少一N型摻雜區，配置在該N型井內，並耦接該第一端點，以作為該P型金屬氧化半導體電晶體的基極；一多晶矽層，配置在該N型井上，並耦接該第二端點，以作為該P型金屬氧化半導體電晶體的閘極；以及一第一絕緣層，配置於該N型井與該多晶矽層之間。
    [5] 如申請專利範圍第4項所述之電容結構，其中該多層平板金屬電容至少包括：一第一層平板金屬電極，配置在該多晶矽層上，並耦接該第一端點；一第二層平板金屬電極，配置在該第一層平板金屬電極上，並耦接該第二端點；以及一第二絕緣層，配置於該第一層平板金屬電極與該第二層平板金屬電極之間。
    [6] 如申請專利範圍第5項所述之電容結構，其中該多層叉合金屬電容至少包括：一第一層叉合金屬電極，配置在該多晶矽層上，並耦接該第一端點；一第二層叉合金屬電極，配置在該第一層叉合金屬電極上，並耦接該第二端點；以及一第三絕緣層，配置於該第一層叉合金屬電極與該第二層叉合金屬電極之間。
    [7] 如申請專利範圍第6項所述之電容結構，其中該第一端點用以耦接至一第一電壓，而該第二端點用以耦接至一第二電壓，其中該第一電壓高於該第二電壓。
    [8] 如申請專利範圍第3項所述之電容結構，其中該金屬氧化半導體電晶體為一N型金屬氧化半導體電晶體，且該N型金屬氧化半導體電晶體包括：一P型基板；一第一N型摻雜區，配置在該P型基板內，並耦接該第二端點，以作為該N型金屬氧化半導體電晶體的汲極；一第二N型摻雜區，配置在該P型基板內，並耦接該第二端點，以作為該N型金屬氧化半導體電晶體的源極；至少一P型摻雜區，配置在該P型基板內，並耦接該第二端點，以作為該N型金屬氧化半導體電晶體的基極；一多晶矽層，配置在該P型基板上，並耦接該第一端點，以作為該N型金屬氧化半導體電晶體的閘極；以及一第一絕緣層，配置於該P型基板與該多晶矽層之間。
    [9] 如申請專利範圍第8項所述之電容結構，其中該多層平板金屬電容至少包括：一第一層平板金屬電極，配置在該多晶矽層上，並耦接該第二端點；一第二層平板金屬電極，配置在該第一層平板金屬電極上，並耦接該第一端點；以及一第二絕緣層，配置於該第一層平板金屬電極與該第二層平板金屬電極之間。
    [10] 如申請專利範圍第9項所述之電容結構，其中該多層叉合金屬電容至少包括：一第一層叉合金屬電極，配置在該多晶矽層上，並耦接該第二端點；一第二層叉合金屬電極，配置在該第一層叉合金屬電極上，並耦接該第一端點；以及一第三絕緣層，配置於該第一層叉合金屬電極與該第二層叉合金屬電極之間。
    [11] 如申請專利範圍第10項所述之電容結構，其中該第一端點用以耦接至一第一電壓，而該第二端點用以耦接至一第二電壓，其中該第一電壓高於該第二電壓。
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